le blog À propos Les processeurs Imx6 permettent des affichages haute résolution au-delà des limites LVDS monocanal

Dans la conception de systèmes embarqués, piloter des écrans LVDS haute résolution et taux de rafraîchissement élevé est devenu une tâche de plus en plus courante mais néanmoins difficile. En particulier lorsque vous ciblez un écran prenant en charge uniquement une interface LVDS monocanal avec une résolution de 1920 x 1080 à 60 Hz, l'horloge de pixels requise (Dotclock) de 148,5 MHz impose des exigences importantes sur le taux de transmission des données du contrôleur d'interface. Cet article se penche sur les principaux goulots d'étranglement techniques rencontrés lors de telles adaptations d'interface et explore des solutions basées sur la série de processeurs i.MX6, dans le but de fournir aux ingénieurs des conseils clairs et des informations techniques pratiques.

Goulot d'étranglement technique : limitations de débit du LVDS monocanal

Pour un écran avec une résolution de 1920x1080@60Hz, l'horloge des pixels (Dotclock) est de 148,5 MHz. Les interfaces LVDS (Low-Voltage Differential Signaling) transmettent des données via des signaux différentiels pour réduire les interférences électromagnétiques et améliorer les taux de transmission. Dans une configuration LVDS monocanal, chaque paire de lignes différentielles transmet généralement un bit de données. Pour calculer l'horloge du sérialiseur requise, le nombre effectif de bits de données doit être pris en compte. Un modèle de transmission de données LVDS commun mappe les données de pixels 8 bits (canaux RVB) aux lignes de données. Cependant, le débit de transmission LVDS réel n’est pas un simple multiple de l’horloge des pixels ; cela implique des facteurs tels que le codage des données et la multiplication de l'horloge.

Le calcul de « 148,5 MHz Dotclock * 7 Databit = 1 039,5 MHz Serializer Clock » peut s'écarter des pratiques standard ou s'appuyer sur un schéma de codage spécifique. Une compréhension plus conventionnelle est que l'horloge du sérialiseur pour la transmission LVDS monocanal d'un signal vidéo de 1 920 x 1 080 à 60 Hz est généralement un multiple de l'horloge des pixels pour couvrir toutes les données de pixels et les signaux de synchronisation. Par exemple, si la transmission de données de pixels sur 8 bits est utilisée, l'horloge du sérialiseur doit théoriquement être 8 fois supérieure à l'horloge des pixels. Cependant, les conceptions réelles des interfaces LVDS et les méthodes de mappage des données peuvent varier. Le problème principal est que si la fréquence d'horloge maximale du sérialiseur d'une interface LVDS monocanal est limitée (par exemple, 595 MHz comme mentionné), l'utilisation directe d'une transmission monocanal pour les signaux haute résolution dépassera ses capacités.

Conclusion:L'« horloge sérialiseur 1 039,5 MHz » proposée dépasse probablement les limitations matérielles de nombreuses interfaces LVDS monocanal (par exemple, 595 MHz), ce qui rend impossible le pilotage d'un écran 1 920 x 1 080 à 60 Hz directement avec une interface LVDS monocanal.

Solution : mode LVDS double canal dans les processeurs i.MX6

Pour répondre aux limitations de débit du LVDS monocanal, une solution courante consiste à exploiter la capacité de sortie LVDS double canal de processeurs tels que la série i.MX6. Le mode LVDS double canal divise le flux de données en deux canaux LVDS indépendants, réduisant ainsi de moitié le débit de données total et réduisant les besoins en horloge du sérialiseur pour chaque canal.

Dans ce mode, les données sont divisées en parties impaires (ODD) et paires (PAIRES), transmises via deux canaux LVDS. Si l'horloge du sérialiseur d'origine était de 1 039,5 MHz, le mode double canal la réduit à environ 519,75 MHz par canal, ce qui correspond généralement aux capacités d'interface LVDS du processeur i.MX6 (par exemple, en dessous de la limite de 595 MHz).

Conclusion:L'utilisation du mode LVDS double canal de l'i.MX6 (mode SPLIT) est une solution efficace pour réduire les besoins en horloge du sérialiseur. Cependant, cela nécessite que l'écran lui-même prenne en charge l'entrée LVDS double canal, ce qui signifie qu'il doit fusionner correctement les flux de données des deux canaux.

Informations clés : identification des canaux de données IMPAIRS/PAIRES

Lors de l'utilisation du mode LVDS double canal, une question cruciale consiste à déterminer quel canal LVDS (généralement une interface physique sur le PHY) transmet les données ODD et lequel transmet les données PAIR. Cela affecte directement la configuration du pilote d'affichage et les connexions de signaux physiques.

Des informations sur l'allocation des canaux de données ODD/EVEN peuvent généralement être trouvées dans les sources suivantes :

1. Manuel de référence technique (TRM) i.MX6 :La source la plus fiable, détaillant le fonctionnement du contrôleur LVDS, la configuration des registres et le mappage des canaux. Le TRM spécifie généralement quels ports de sortie physiques (par exemple, LVDS0_TXP/N, LVDS1_TXP/N) correspondent aux flux de données impairs ou pairs.
2. Caractéristiques électriques ou fiche technique du i.MX6 :Ces documents fournissent des définitions de broches et des descriptions fonctionnelles, qui peuvent indirectement indiquer l'attribution de canaux.
3. Schémas officiels de la carte de développement EVK :Si vous utilisez une carte de développement i.MX6, ses schémas montrent clairement les connexions de l'interface LVDS et comment les broches de sortie LVDS du processeur sont liées aux émetteurs-récepteurs ou aux interfaces d'affichage.
4. Afficher la fiche technique ou le manuel d'utilisation :Bien que les informations principales résident côté processeur, la documentation de l'écran peut fournir des définitions de broches d'interface LVDS, notamment la prise en charge du mode double canal et l'ordre attendu des canaux de données.
5. Fiche technique du pilote LVDS/puce PHY :Si un pilote LVDS indépendant ou une puce PHY (par exemple, la série SN65LVDS de TI) est utilisé, sa fiche technique contiendra des informations critiques sur la configuration des canaux et l'allocation du signal.

Note:Consultez toujours les derniers documents techniques pour le modèle i.MX6 spécifique (par exemple, i.MX6Solo, i.MX6Dual, i.MX6Quad) car les configurations d'interface peuvent varier. La communication avec les fabricants d'écrans concernant les exigences d'interface LVDS est également cruciale pour une adaptation réussie.

Résumé

L'adaptation d'un écran LVDS monocanal avec une résolution de 1920 x 1080 à 60 Hz se heurte à des limitations matérielles dues aux contraintes de débit de données. Les processeurs de la série i.MX6 offrent une solution viable grâce à une sortie LVDS double canal, divisant le flux de données pour réduire les exigences d'horloge du sérialiseur par canal. La source la plus fiable pour l'allocation des canaux de données ODD/EVEN est le manuel de référence technique (TRM) i.MX6, complété par des fiches techniques, des schémas de carte de développement et une documentation sur la puce d'affichage/PHY. Une étude minutieuse de ces matériaux et une configuration logicielle appropriée sont essentielles pour obtenir une fonctionnalité d'affichage LVDS haute résolution.